在VHDL中，用语句( )表示检测clock的下降沿。

时间:2021-05-28 09:41来源:未知作者:admin 点击: 次

(单选题)16: 在VHDL中，用语句( )表示检测clock的下降沿。 A: clock'EVENT B: clock'EVENT AND clock='2' C: Clok='1' D: clock'EVENT AND clock='1'

(单选题)16: 在VHDL中，用语句( )表示检测clock的下降沿。

A: clock'EVENT

B: clock'EVENT AND clock='2'

C: Clok='1'

D: clock'EVENT AND clock='1'

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